亚纳米的较量：半导体对位计量从光刻走向先进封装

SEMICON China 2026上传递出一个清晰的信号：先进封装已从"补位技术"跃升为算力竞争的核心战场。2.5D/3D堆叠、混合键合、CPO硅光互连——这些技术的共同命门只有一个字：准。

芯片叠起来了，但每一层之间的对位精度要求并没有因为叠了多少层而放宽。相反，越叠越严。从光刻标记的亚纳米级对准，到晶圆键合的纳米级overlay控制，再到封装级的微米级定位，精度阶梯一路爬升，光学计量方法也在不断突破极限。

今天这篇文章梳理一下最近一年半导体对位计量领域的几个重要研究进展，看看学术前沿的数据到底走到哪了，以及这些精度数字背后工程上要填多少坑。

 

 

一、三层精度阶梯：从光刻到封装

先把半导体制造中的"对位"拆成三个层级，每层的精度要求和测量手段完全不同：

层级	精度要求	核心测量方法	典型挑战
光刻对位 （掩模-晶圆）	亚纳米级 （<2nm）	莫尔条纹干涉 量子干涉传感	周期模糊 光谱泄漏
晶圆键合对位 （W2W/D2W）	纳米-亚微米级 （15nm-1μm）	SWIR红外成像 红外overlay	硅材料不透明 埋入标记不可见
封装级对位 （CPO/硅光子）	亚微米级 （0.3-1μm）	6D激光测量 through-silicon成像	多自由度耦合 固化后漂移

三个层级看似独立，实际上有一条暗线串联：光学波前质量。光刻物镜的像差会影响对位标记的成像质量，进而影响对位精度；键合后的overlay测量依赖红外光学系统的成像分辨率；封装级对位的精度上限也受光学系统分辨率的制约。这条暗线也是光学检测设备在半导体领域的切入点。

 

二、光刻对位：莫尔条纹的精度突围

莫尔条纹是光刻对位的主流方案——两块光栅重叠产生的干涉条纹对微小位移极其敏感。但传统方法有两个硬伤：周期模糊限制了测量范围（通常只有几微米），离散采样导致光谱泄漏拉低精度。

2025年发表在Optics Express上的一项研究（DOI: 10.1364/OE.563038）给出了一个很漂亮的解法。合肥工业大学夏豪杰团队设计了双频复合对位标记——上下两组差分光栅分别产生两套莫尔条纹，周期不同，组合后的相位演化编码了唯一的位移映射。配合自动查表差分算法（ALDT），测量范围从2.6μm直接扩展到120μm，提升近50倍，同时保持sub-2nm精度，单次测量0.15秒。

 

• 关键数据
• 双频莫尔条纹法：测量范围 2.6μm → 120μm（50×）
• 精度：sub-2nm
• 速度：0.15s/次
• 光谱泄漏抑制：二维Hanning自卷积窗（2D-HSCW）
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差不多同一时间，香港科技大学团队在Optics Express发表的另一篇论文（DOI: 10.1364/OE.544520）把思路转向极坐标——用亚波长圆形光栅替代线性光栅，通过级联干涉实现二维对位测量，精度达到0.62nm，50μm范围内有效。圆形光栅的好处是天然支持二维位移传感，不需要像线性光栅那样分X/Y两个方向分别测量。

中科院光电技术研究所2026年在Optics Letters发表的最新工作则从频域入手——提出了频域增强空间多点莫尔条纹对位方法，在7430×8830μm视场内任意位置可调制照明波长（532-635nm）和入射角，测量重复性3σ < 1nm。这个工作的工程价值在于解决了对位标记位置随芯片布局变化的适配问题。

三、量子方法入场：3%的光子达到同等精度

如果说莫尔条纹还在经典光学框架内精雕细琢，那香港城市大学蔡定平团队在Light: Science & Applications上发表的工作则直接换了赛道——用量子干涉做光刻对位。

核心思路是：设计一块几何相位超构表面（metasurface），将正交偏振光子对转化为圆偏振光沿特定路径传播。当自发参量下转换产生的光子对通过超构表面时发生量子干涉，每对光子的量子Fisher信息比经典相干光翻倍。效果很直接：只需经典方法约3%的光子数即可达到同等精度。

 

• 实验数据
• 精度标准差：4.28-7.95nm
• 光子使用量：减少约97%（仅需3%）
• 动态范围：20-5000 nm/s（覆盖量产晶圆台速度）
• 噪声抑制：双光子符合计数天然抑制环境噪声

 

97%的光子节省意味着什么？在多重曝光光刻中，对位测量时间直接缩短，吞吐量提升。而且双光子符合计数机制天然滤除非信息光子，对环境光的抗干扰能力远超经典方法。目前精度还在5nm量级，离量产要求的亚纳米还有距离，但团队指出后续可通过缩短工作波长和提升光子不可分辨性继续突破。

 

四、像差的间接杀伤：从波前到侧壁再到对位误差

光刻对位精度不光取决于对位标记的测量方法本身，还受到一个容易被忽略的间接路径影响：投影物镜像差 → 光刻胶侧壁不对称 → 对位标记测量误差。

北京超弦存储科技院2026年发表在《光学学报》上的论文（DOI: 10.3788/AOS252233）系统拆解了这个机制。研究团队用Synopsys Sentaurus Litho软件做光刻成像仿真，基于ASML ORION传感器平台建立对位标记计量模型，发现了几个关键事实：

第一，只有破坏左右对称性的Zernike像差项才会引起侧壁不对称——具体是彗差、三叶草和五叶草，其他Zernike项没有统计学上的显著影响。这把像差预算分析的靶子从36项缩小到了3类。

第二，侧壁不对称角差（ΔSWA）与对位位置偏差（APD）呈线性关系。不同计量波长对ΔSWA的敏感性差异很大——远红外光最低，这意味着选对计量波长可以直接降低对位误差。

第三，也是最扎心的发现：像差驱动侧壁不对称导致的计量误差，在量级上与成像放置误差本身相当。也就是说，传统像差预算分析只算"直接放置误差"是不够的，侧壁不对称这条间接路径同样重要，尤其在先进工艺节点上。

此外，由于透镜热效应沿狭缝方向非均匀分布，放置误差和APD都呈现高阶变化特征，低阶补偿方法搞不定。这对光刻物镜的波前检测提出了更高要求——不仅要知道整体像差水平，还要知道像差在视场内的空间分布。WaveMaster这类波前传感器在这种场景下的价值，不只是测一个RMS数字，而是给出像差分布的Zernike分解。

 

五、先进封装对位：SWIR穿透与混合键合overlay

光刻对位精度走到亚纳米，先进封装这边也没闲着。但封装对位的难点不一样——对位标记被埋在硅材料下面，可见光看不到。

短波红外（SWIR，900-1700nm）成像成为破局关键。硅材料在SWIR波段有良好的透光性，光子可以穿透基板，实现对背面金属层、TSV和键合界面的非破坏性检测。滨松、Basler等厂商的InGaAs SWIR相机已经在量产线上实现1μm级键合对准标记检测。

SWIR成像在先进封装中的典型应用：

应用场景	检测目标	技术要点
混合键合质量评估	铜凸点对齐度 介质层键合完整性	识别微空洞及污染 实时反馈工艺
TSV与硅内互连	TSV填充质量 内部裂纹	穿透硅衬底 评估3D堆叠稳定性
键合对准	对位标记偏移	亚微米级跨材料层对准 线扫(量产) vs 面阵(精检)
键合能量分析	裂纹长度→键合能	Maszara模型 DCB实验量化

线扫相机走的是"竞速"路线——配合12寸晶圆连续运动成像，消除启停等待，适合量产全检。面阵相机走的是"定格"路线——瞬时曝光捕捉高分辨率局部特征，适合亚微米级红外对准和缺陷复检。两个模式不是竞争关系，而是部署在不同工艺节点。

混合键合的overlay计量

混合键合是先进封装的核心工艺，SUSS MicroTec的技术报告揭示了一个关键事实：键合质量由计量精度决定。三条工艺路线对计量的需求截然不同：

路线	计量重点	overlay改善数据	适用场景
W2W （晶圆对晶圆）	全局监控 粗糙度≤0.1nm 空洞>500μm检测	MM300: ±15nm (3σ) 红外分辨率<10nm	HBM堆叠 大批量标准化
集体D2W （芯片对晶圆）	二次校准 颗粒检测	overlay<1μm比例 89% → 99% X/Y<0.5μm: 51%→72%	兼顾灵活性 和良率
顺序D2W （逐片键合）	实时响应 边拼边检	3D红外成像验证 TTV+共面性监控	小批量定制化 高价值产品

有一个数据值得划重点：25μm的聚合物颗粒，键合后可以形成700μm的大空洞——放大28倍。这就是为什么混合键合对清洁度的要求达到"前端级标准"，计量设备必须在键合前就把这种微小颗粒揪出来。

 

六、CPO硅光子：最后的纳米级对位

如果说混合键合还在亚微米精度区间，CPO（共封装光学）和硅光子封装的对位要求已经逼近纳米级。原因很简单——光纤纤芯直径只有9μm（单模），波导宽度1-2μm，耦合对准公差在亚微米量级。

目前产业界的对位精度正在从0.5μm向50nm级别提升。高明铁（GMT）推出的硅光子高精度耦合方案，用AI算法结合6D激光测量与误差补偿，将"找光、对准、锁光"流程标准化和自动化，支撑从800G到1.6T的光收发模组量产。

学术界方面，坦佩雷理工大学团队在2025年IEEE EPTC会议上发表了激光辅助键合（LAB）技术——通过through-silicon成像同时可视化两侧芯片的波导，实现基于图像识别的精确对准，键合后偏移<0.3μm，剪切强度23.2MPa满足MIL-STD-883H标准。底部照明架构让键合和波导对准同步完成，速度和能效都不错。

爱德万测试（Advantest）则从测试设备角度提出了硅光子四阶段测试流程：PIC测试→EIC测试→光学引擎测试→CPO封装后测试，强调"测试左移"——在晶圆级就开始拦截风险，而不是等到封装后才发现问题。NVIDIA计划2026下半年引入硅光子技术，生态链成员包括台积电、日月光、康宁、Coherent等，CPO量产倒计时已经开始。

 

七、工程视角：光学计量设备的半导体角色

说了这么多前沿研究，回到工程师的视角。这些亚纳米和纳米级精度数字，跟光学检测设备有什么关系？

第一层关系在波前检测。光刻物镜的像差直接影响对位精度——不只是通过放置误差的直接影响，还通过侧壁不对称的间接路径。WaveMaster波前测量仪测的不是对位标记本身，而是投影物镜的波前质量。波前RMS从0.05λ降到0.02λ，对位精度的改善不是线性的，因为像差-侧壁-APD之间是非线性耦合关系。在先进工艺节点上，波前检测的精度直接决定了对位误差预算的上限。

第二层关系在精密对位与键合。Bonding系统的SmartAlign闭环——光学信息定义基准轴→偏心检测→算法调整→预固化→终固化——这套流程在半导体封装场景同样适用。CPO硅光子的6D对位和混合键合的overlay控制，本质上都是"测量-计算-调整-固化"的闭环，跟光学镜头装调中的定心-胶合流程是同构的。差别在于半导体场景的精度要求更极端，自由度更多，但闭环逻辑没有变。

第三层关系在红外检测。OptiCentric IR红外定心仪的三波段测量能力（可见光±0.2μm/MWIR±2μm/LWIR±2μm），跟SWIR红外成像在先进封装中的应用逻辑是相通的——都是用红外光穿透不透明材料实现测量。只不过OptiCentric IR测的是红外镜头的偏心，SWIR相机测的是键合对准标记，物理原理一脉相承。

 

八、翻车点

翻车点1：只看直接放置误差，忽略侧壁不对称路径
像差预算分析中，很多人只算成像放置误差对overlay的影响。北京超弦的论文已经证明，侧壁不对称引起的计量误差在量级上与放置误差相当。特别是在热像差沿狭缝方向非均匀分布的情况下，低阶补偿搞不定高阶变化。advanced node的overlay预算必须把间接路径算进去。

翻车点2：莫尔条纹周期模糊没处理好就上量产
传统莫尔条纹的测量范围受限于周期模糊——超过半个光栅周期就分不清方向。双频复合标记+ALDT算法把范围扩展到120μm，但如果在产线上还是用单频标记+简单相位解包裹，一旦对位偏移超过几微米就会产生歧义。多重曝光工艺中这个问题尤其突出。

翻车点3：SWIR相机选型只看分辨率不看噪声
InGaAs传感器固有像素缺陷和温度敏感性是SWIR成像的两大坑。有些产线为了省成本上无TEC制冷的SWIR相机，结果在键合对准中因为温度漂移导致标记位置测量不稳定。面阵相机做精检时必须评估总噪声随温度的变化曲线，不是看一两个参数就做决定。

翻车点4：把CPO对位精度等同于单次对准精度
50nm级别的CPO对位精度是6D测量+AI算法+误差补偿的综合结果，不是某一步骤的单一精度。激光辅助键合的<0.3μm是键合后偏移，包含了固化收缩和热膨胀的影响。如果把研发阶段的对准精度直接当成量产指标，上了产线会发现良率远低于预期。

翻车点5：混合键合不做前端级清洁就上键合
25μm颗粒→700μm空洞这个28倍放大效应不是理论推算，是实测数据。键合前的清洁度检测如果只做目视检查不做DI扫描，等于在芯片上埋定时炸弹。计量设备的暗场成像模式能让微小颗粒"现形"，但如果产线上没配这个能力，等键合后红外检测发现空洞时已经晚了。

 

从莫尔条纹的0.62nm到混合键合的±15nm overlay，从量子干涉的97%光子节省到SWIR穿透硅材料的1μm对准——半导体对位计量的精度竞赛不是某一个环节的突破，而是从光刻到封装全链条的系统性推进。

对光学工程师来说，这些精度数字不只是半导体行业的故事。波前检测、红外成像、精密对位、闭环装调——这些能力本来就是光学检测设备的核心技术栈。半导体先进封装的精度需求，正在反过来推动光学计量方法本身的极限。

 

参考来源：

[1] Xu et al., Optics Express 33(11), 23960 (2025), DOI: 10.1364/OE.563038

[2] Wang et al., Optics Express 33(1), 189-198 (2025), DOI: 10.1364/OE.544520

[3] Jin et al., Optics Letters 51(12), 3341 (2026)

[4] Tsai et al., Light: Science & Applications (meta-device quantum interference)

[5] Jiang et al., Acta Optica Sinica 46(11), 1112004 (2026), DOI: 10.3788/AOS252233

[6] SUSS MicroTec混合键合计量技术报告

[7] 滨松/Basler SWIR成像技术资料

[8] Vlasov et al., IEEE EPTC 2025, DOI: 10.1109/EPTC67330.2025.11392637

[9] SEMICON China 2026先进封装观察